目前,Cadence設(shè)計(jì)系統(tǒng)公司新推出Cadence Allegro系統(tǒng)互聯(lián)設(shè)計(jì)平臺(tái),據(jù)稱(chēng)此平臺(tái)具有縮短PCB設(shè)計(jì)周期,提高生產(chǎn)效率的特點(diǎn)。

Cadence宣稱(chēng),Allegro平臺(tái)15.2版有利于約束驅(qū)動(dòng)式PCB設(shè)計(jì),并促使多種類(lèi)型新產(chǎn)品的問(wèn)市以迎接集成芯片(IC)封裝和千兆赫茲信號(hào)的設(shè)計(jì)挑戰(zhàn)。該平臺(tái)引進(jìn)了協(xié)同設(shè)計(jì)和數(shù)據(jù)庫(kù)數(shù)據(jù)管理方案。

泰克公司工程工具部主任Bart Welling 表示,“泰克選擇了最新版的Cadence Allegro平臺(tái)作為我們初步的模擬/混合-模式ASIC、封裝以及PCB開(kāi)發(fā)工具包。Allegro平臺(tái)具有縮短原型生產(chǎn)周期的新功能,因此,約束驅(qū)動(dòng)式設(shè)計(jì)流程早在設(shè)計(jì)師的工作臺(tái)上就已經(jīng)開(kāi)始了。”

據(jù)介紹,通過(guò)Allegro平臺(tái)產(chǎn)品進(jìn)行新約束設(shè)計(jì),能夠記錄在IC封裝和通道中固有的關(guān)鍵信號(hào)延時(shí),并能幫助設(shè)計(jì)師花費(fèi)最短的時(shí)間連接封裝數(shù)據(jù)庫(kù)或手動(dòng)記錄這些關(guān)鍵信號(hào)的延時(shí),從而使工程師能夠在設(shè)計(jì)過(guò)程中更加靈活地提高設(shè)計(jì)的精確度。

Allegro Design Entry HDL是自新款A(yù)llegro平臺(tái)推出之后的主要產(chǎn)品,它負(fù)責(zé)在設(shè)計(jì)輸入整個(gè)過(guò)程中對(duì)相同擴(kuò)展網(wǎng)絡(luò)的生成和仿真提供前端的支持。通過(guò)改進(jìn)頁(yè)面管理操作以及應(yīng)用改進(jìn)的跨信號(hào)網(wǎng)約束設(shè)計(jì),它提高了工作效率。