引言 為了解決傳統(tǒng)DSP所面臨的速度低、硬件結(jié)構(gòu)不可重構(gòu)、開發(fā)升級周期長和不可移植等問題，本文應(yīng)用Altera公司推出的NiosIl嵌入式軟核處理器，提出了一種具有常規(guī)DSP的NiosII系統(tǒng)功能SOPC解決方案。由于可編程的NiosII核含有許多可配置的接口模塊，用戶可根據(jù)設(shè)計要求，利用QuartusII和SOPC Builder對NiosII及其外圍系統(tǒng)進行構(gòu)建。用戶還可通過Matlab和DSP Builder，或直接用VHDL等硬件描述語言，為NiosII嵌入式處理器設(shè)計各類硬件模塊，并以指令的形式加入到NiosII的指令系統(tǒng)中，使其成為NiosII系統(tǒng)的一個接口設(shè)備，與整個片內(nèi)嵌入式系統(tǒng)融為一體，而不是直接下載到FPGA中生成龐大的硬件系統(tǒng)。正是NiosII所具有的這些重要特點，使得可重構(gòu)單片DSP系統(tǒng)的設(shè)計成為可能。 Nios II嵌入式系統(tǒng)設(shè)計流程 NiosII嵌入式處理器專為單芯片可編程系統(tǒng)設(shè)計而優(yōu)化，是一種面向用戶、可以靈活定制的通用RISC(精簡指令集)嵌入式CPU。它采用Avalon總線結(jié)構(gòu)通信接口，帶有增強的內(nèi)存、調(diào)試和軟件功能，可采用匯編或C、C++等進行程序優(yōu)化開發(fā)。NiosII具有32位指令集、32位數(shù)據(jù)通道和可配置的指令及數(shù)據(jù)緩沖。與普通嵌入式CPU系統(tǒng)的特性不同，其外設(shè)可以靈活選擇或增刪，可以自定制用戶邏輯為外設(shè)，可以允許用戶定制自己的指令集。由硬件模塊構(gòu)成的自定制指令可通過硬件算法操作來完成復(fù)雜的軟件處理任務(wù)，也能訪問存儲器或NiosII系統(tǒng)外的接口邏輯。設(shè)計者可以使用NiosII及外部的Flash、SRAM等，在FPGA上構(gòu)成一個嵌入式處理器系統(tǒng)。 完整的基于NiosII的SOPC系統(tǒng)是一個軟硬件復(fù)合的系統(tǒng)，因此在設(shè)計時可分為硬件和軟件兩部分。NiosII的硬件設(shè)計是為了定制合適的CPU和外設(shè)，在SOPC Buider和QuartusII中完成。在這里可以靈活定制NiosII CPU的許多特性甚至指令，可使用Altera公司提供的大量IP核來加快開發(fā)NiosII外設(shè)的速度，提高外設(shè)性能，也可以使用第三方的IP核或VHDL來自行定制外設(shè)。完成NiosII的硬件開發(fā)后，SOPC Buider可自動生成與自定義的NiosII CPU和外設(shè)系統(tǒng)、存儲器、外設(shè)地址映射等相應(yīng)的軟件開發(fā)包SDK，在生成的SDK基礎(chǔ)上，進入軟件開發(fā)流程。用戶可使用匯編或C，甚至C++來進行嵌入式程序設(shè)計，使用GNU工具或其它第三方工具進行程序的編譯連接以及調(diào)試。 單片DSP系統(tǒng)構(gòu)架 本系統(tǒng)為單片DSP可重構(gòu)系統(tǒng)，能完成數(shù)字信號處理方面各功能的操作。其中NiosII軟件處理器主要完成人機交互和控制作用；FPGA的邏輯模塊從NiosII處理器接收控制信號和數(shù)據(jù)后，完成相應(yīng)的硬件功能。系統(tǒng)框圖如圖1所示，除了軟核處理器NiosII外，存儲器、I／O接口以及FIR數(shù)字濾波器、IIR數(shù)字濾波器、DDS等應(yīng)用模塊等均可作為外設(shè)嵌入在FPGA中。這樣，整個DSP的數(shù)字信號處理部分全部集成在FPGA器件中，各模塊受NiosII處理器的控制。NiosIl處理器系統(tǒng)中有Avalon總線，它規(guī)定了控制器與從屬模塊間的端口連接以及模塊間通信的時序。數(shù)字頻率合成器(DDS)通過Avalon總線與NiosII處理器相連，能很方便地完成控制及數(shù)據(jù)傳送。 在本系統(tǒng)中，F(xiàn)PGA采用Cyclone EPICl2，它有12060個邏輯單元(LE)和2個鎖相環(huán)(PLL)，提供6個輸出和層次時鐘結(jié)構(gòu)以及復(fù)雜設(shè)計的時鐘管理電路。整個系統(tǒng)在NiosII處理器的控制下，可實現(xiàn)FIR、IIR數(shù)字濾波、快速傅立葉變換(FFT)算法、編／解碼等功能，系統(tǒng)還能進行DDS功能模塊設(shè)計，并構(gòu)成具有數(shù)控頻率調(diào)制、正交載波調(diào)制解調(diào)、數(shù)控相位調(diào)制等功能的信號發(fā)生器。系統(tǒng)中各功能模塊的選擇以及輸出信號調(diào)制方式和頻率的選擇均可通過外接的按鍵自由選擇。 系統(tǒng)硬件設(shè)計 系統(tǒng)的硬件系統(tǒng)包括FPGA、存儲器和外圍元器件3個部分。FPGA部分需要在SOPC Buider中設(shè)計，包含NiosII CPU核、內(nèi)部時鐘、Avalon總線控制器、連接NiosII核的下載和調(diào)試程序的JTAG_UART通信模塊、DDS接口模塊及DDS模塊、FIR、IIR數(shù)字濾波器接口模塊及功能模塊、編／解碼模塊及接口模塊、Flash存儲器模塊等。各外設(shè)模塊核通過在片上的Avalon總線與NiosII相連。為使具有DSP處理器功能的NiosII系統(tǒng)正常工作，在FPGA外圍接有一些控制鍵，以調(diào)度各模塊的應(yīng)用。 建立Nios II嵌入式處理器系統(tǒng) 首先利用QuartusII建立項目工程，選用的目標器件為CycloneEPIC12，用SOPC Buider創(chuàng)建NiosII組件模型，生成硬件描述文件，鎖定引腳后進行綜合與適配，生成NiosII硬件系統(tǒng)下載文件。然后建立NiosII嵌入式系統(tǒng)，從SOPCBuider組件欄中加入需要的各種組件：如NiosIICPU Core、定時器Timer、JTAG_UART、Avalon三態(tài)總線橋、鍵輸入I／O口、Flash等。另外，為了實現(xiàn)NiosII處理器對EPCSFlash存儲器的讀寫訪問，還要加入一個EPCS Serial Flash Controller組件，通過此控制器將用于FPGA配置的SOF文件和CPU運行的軟件一并存于EPCS器件中，以便大大簡化硬件系統(tǒng)組成結(jié)構(gòu)。為了保證所有組件的地址安排合法，要對各組件地址進行自動分配，最后進行全程編譯，即進行分析、綜合、適配和輸出文件裝配，以完成NiosII硬件系統(tǒng)的設(shè)計。 在NiosII硬件系統(tǒng)設(shè)計完成后，將配置文件下載到指定的FPGA中。通過SOPC Buider軟件窗口，可進入NiosII DSK軟件開發(fā)環(huán)境進行軟件設(shè)計。 DSP處理器功能系統(tǒng)的建立 使用DSP Buider在FPGA上進行DSP模塊的設(shè)計，可實現(xiàn)高速DSP處理。但是，在實際應(yīng)用中，由于DSP處理的算法往往比較復(fù)雜，如果單純使用DSP Buider來實現(xiàn)純硬件的DSP模塊，會耗費過多的硬件資源，有時也無法完成復(fù)雜的運算。在DSP算法巾反復(fù)出現(xiàn)的一些運算，如復(fù)數(shù)乘法、整數(shù)乘法、浮點乘法等，在通用的CPU中都沒有專門的相關(guān)指令。利用Nios II的自定制指令特性，在系統(tǒng)設(shè)計中，可利用MATLAB、DSPBuider或VHDL設(shè)計并生成復(fù)數(shù)乘法器、整數(shù)乘法器、浮點乘法器等硬件模塊，在QuartusII環(huán)境中對上述文件作一些修正后，在SOPC Buider窗口中將它們定制為相應(yīng)的指令，并可設(shè)定或修改執(zhí)行該指令的時鐘周期。在進行DSP算法運算時，可通過匯編或C，甚至C++來運用這些自定義指令進行嵌人式程序設(shè)計。 用MATLAB、DSP Buider設(shè)計的復(fù)數(shù)乘法器模型如圖2所示，它完成了16位的復(fù)數(shù)乘法，虛部和實部的位寬都是16位，可以用一個32位的值來表示該復(fù)數(shù)。在設(shè)計中，NiosII為32位數(shù)據(jù)，正好可以放置2個復(fù)數(shù)。

具體是什么？