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        學(xué)員學(xué)習(xí)本課程應(yīng)具備下列基礎(chǔ)知識：
        ◆ 電路系統(tǒng)的基本概念。

        1、培訓(xùn)過程中，如有部分內(nèi)容理解不透或消化不好，可免費(fèi)在以后培訓(xùn)班中重聽；
        2、培訓(xùn)結(jié)束后免費(fèi)提供半年的技術(shù)支持，充分保證培訓(xùn)后出效果；
        3、培訓(xùn)合格學(xué)員可享受免費(fèi)推薦就業(yè)機(jī)會。 。專注高端培訓(xùn)17年，曙海提供的課程得到本行業(yè)的廣泛認(rèn)可，學(xué)員的能力得到大家的認(rèn)同，受到用人單位的廣泛贊譽(yù)。

技術(shù)亮點(diǎn):

個人消費(fèi)電子和無線產(chǎn)品已經(jīng)成為當(dāng)今世界電子市場的主導(dǎo)力量。這些設(shè)備對于新功能和特性的無止境的要求促進(jìn)了混合信號應(yīng)用設(shè)備的前所未有的發(fā)展。隨著復(fù)雜性正不斷提高，工程師需要應(yīng)對緊迫的上市時間和對良品率敏感的納米設(shè)計。企業(yè)也必須在有限的預(yù)算和工程師數(shù)量下克服所有這些障礙。實(shí)現(xiàn)團(tuán)隊(duì)需要一種全新的方法，以解決在高工藝節(jié)點(diǎn)下與高產(chǎn)量、高性能SoC設(shè)計相關(guān)的各種問題。當(dāng)今的大型芯片通常還混合了模擬和數(shù)字電路，要成為高效率的設(shè)計師，就要有在相同環(huán)境中解決兩種設(shè)計任務(wù)類型的能力。 Cadence的AMS混合信號電路設(shè)計解決方案為全球工程師提供了AMS設(shè)計的佳平臺。

Cadence Encounter 數(shù)字IC設(shè)計平臺提供了納米級SoC設(shè)計所需的全方位的技術(shù)，幫助邏輯設(shè)計和物理實(shí)現(xiàn)團(tuán)隊(duì)快速完成高質(zhì)量的芯片。 而Cadence Incisive 平臺提供了快有效的方式檢驗(yàn)大型復(fù)雜芯片。它確保你的產(chǎn)品符合規(guī)范，消除了開發(fā)過程中的生產(chǎn)力、可預(yù)測性和質(zhì)量風(fēng)險，從而能夠及時推出沒有缺陷的產(chǎn)品。

要點(diǎn)：

1、Semiconductor Market Overview (半導(dǎo)體市場發(fā)展趨勢)
2、Cadence Technology Update (Cadence新技術(shù)）
3、專題一：Verification/Digital IC Solutions（驗(yàn)證、數(shù)字IC解決方案）
專題二：A/MS Design Solution （模擬和混合信號設(shè)計解決方案）

專題一涉及的技術(shù)內(nèi)容：

1. Verification update-- Felix Cha

2. Low Power Techniques Introduction

3. Cadence Low Power Solution overview

4. Common Power Format

5. Low Power Architecture Design with InCyte Chip Estimator (ICE)

6. Low Power Verification with Incisive Enterprise Simulation (IES)

7. Low Power Logic Synthesis with Encounter RTL Compiler (RC)

8. Low Power Physical Implementation with Encounter Design Implementation System (EDI)

9. Low Power Verification with Encounter Conformal Low Power (CLP)

10. Technical Discussion

專題二涉及的技術(shù)內(nèi)容:

1: Mixed-Signal Design overview

2: Cadence Mixed-Signal Design solution

3: Analog and Mixed-Signal design Environment

4: SPICE Simulation and Turbo Technology

5: Mixed-Signal Simulation Methodology

6: Full-Chip transistor level Verification

7: Fast Physical Layout implementation

8: Accuracy and powerful Physical Verification

9: Parasitic Extraction and Back-annotation technology

10:Technical Discussion