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   芯片、集成電路設計系列二培訓課程表

        培訓結束后頒發工程師培訓證書。
   班級規模及環境--熱線:4008699035 手機:15921673576/13918613812( 微信同號)

        為了保證培訓效果，增加互動環節，我們堅持小班授課，每期報名人數限3到5人。人手一機，全程實踐。
   上課時間和地點

          上課地點：【【上�！浚和瑵髮W(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】：北京中山/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領館區1號（中和大道）
        　　本課程每期班限額5名，報滿即停止報名，請提前在線或電話預約
   課時
        ◆課時：咨詢在線客服
        ◆團體報名優惠措施：兩人95折優惠，三人或三人以上9折優惠 。注意：在讀學生憑學生證，即使一個人也優惠500元。
        ◆外地學員：代理安排食宿（需提前預定）
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        1、培訓過程中，如有部分內容理解不透或消化不好，可免費在下期培訓班中重聽；
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   課程大綱
        全部授課內容均在計算機和實驗器材上實際操作。 有周末班、連續班、晚班任選

芯片、集成電路設計系列二培訓課程表
 

序號

課 程 名 稱

培 訓 目 標

近開課時間

學 期

芯片、集成電路設計系列培訓班

D1
 大型RISC處理器設計培訓班 大型RISC處理器設計培訓
2025年3月24日............................
 5天；
30學時
D2
 ADC/DAC培訓班 本課程講授數據轉換器的特性、結構、組成單元、設計要點、校準技術、低功耗設計技術以及設計實例等內容，通過本課程的學習，可以基本掌握數據轉換器的設計原理、設計方法、關鍵電路設計點等，提高數據轉換器設計的一次成功率。
2025年3月24日............................
 5天；
30學時
D3
 RTL code與SOC關鍵技術培訓班
“RTL code與SOC關鍵技術”課程為數字集成電路前端設計的專題進階類課程，內容包含SOC設計、RTL代碼風格、RTL code與VLSI體系架構、專題針對性LAB等內容；并在此基礎上講授提高設計效率、電路調試技巧以及電路優化等高級話題。幫助學員掌握基于SYNOPSY EDA TOOLS構成的完整ASIC設計流程。通過本課程的學習，學員能夠熟悉典型數字SOC設計，RTL代碼風格編寫，并具備中級以上的數字電路設計水平。
2025年3月24日............................
 5天；
30學時
D4
 數字集成電路前端多時鐘設計專題班 本次課程講授PLL原理，結構，應用，各功能模塊以及頂層具體實現方案。通過本課程培訓，學員可以掌握PLL的設計流程，并且能夠按照設計指標要求，實現PLL的設計與仿真，掌握PLL中關鍵模塊的設計方法以及提高性能的具體方案。
2025年3月24日............................
 5天；
30學時
D5
 PLL設計實戰提高班 本次課程講授PLL原理，結構，應用，各功能模塊以及頂層具體實現方案。通過本課程培訓，學員可以掌握PLL的設計流程，并且能夠按照設計指標要求，實現PLL的設計與仿真，掌握PLL中關鍵模塊的設計方法以及提高性能的具體方案。
2025年3月24日............................
 5天；
30學時
D6
 模擬高級培訓班 模擬高級培訓
2025年3月24日............................
 5天；
30學時
數字設計初、中級培訓班 數字設計初、中級培訓
2025年3月24日............................
 5天；
30學時
D7
 數字設計高級培訓班

本課程將向學生提供集成電路設計的理論與實例相結合的培養訓練，講述包括電路設計與仿真、版圖設計和驗證以及寄生參數提取的完整全定制集成電路設計流程以及CADENCE與IC制造廠商的工藝庫配合等內容。通過系統的理論學習與上機實踐，學生可掌握集成電路設計流程以及各階段所使用的工具，并能進行集成電路的設計工作。

2025年3月24日............................
 5天；
30學時
D8
 數字IC前端設計高級培訓班 本課程講授基于Synopsys EDA tools構成的ASIC/SOC數字電路前端開發流程，授課內容包括電路開發前期的系統定義、功能劃分、RTL代碼編寫技巧、驗證平臺TestBench編寫技巧、電路仿真技巧、ASIC綜合技術、ASIC靜態時序分析技術、DFT設計等。學員通過運用數字邏輯、硬件描述語言完成一個中等規模的專題項目設計，在課程過程中掌握數字集成電路的coding、仿真、綜合、靜態時序分析、可測性設計、一致性驗證等一系列數字電路前端流程中的設計技巧，終使學員達到能獨立完成中等規模電路模塊的前端設計水平。
2025年3月24日............................
 5天；
30學時
D9
 Synopsys 軟件培訓班（上） 本課程可幫助IC工程師進一步全面系統地理解IC設計概念與方法。培訓將采用Synopsys公司相關領域的培訓教材，培訓方式以講課和實驗穿插進行。Synopsys Formality;Synopsys Prime Time 1；Synopsys Prime Time 2；TetraMAX 1；TetraMAX 2: DSMTest ATPG
2025年3月24日............................
 5天；
30學時
D10
 Synopsys 軟件培訓班（下） DFT Compiler 1;HSPICE Essentials;HSPICE Advanced Topics;Design Compiler 1;Lynx Design System;Specman Elite Basics for Verification Environment Users
2025年3月24日............................
 5天；
30學時
D11
 集成電路版圖設計師中、高級培訓班 集成電路工藝制造;集成電路設計EDA軟件;芯片物理結構分析;版圖編輯;邏輯分析;物理驗證;芯片物理結構分析;版圖編輯
2025年3月24日............................
 5天；
30學時
D12
 CPU源代碼分析與芯片設計及Linux移植 全面系統地講解了CPU的芯片設計技術。書中詳細分析了開放源代碼32位RISC CPU（or1200）的源代碼、編譯器的移植、Linux操作系統的移植，介紹了CPU源代碼在FPGA上的實現方法，說明了CPU芯片的全定制設計方法。
2025年3月24日............................
 5天；
30學時
D13
 聚焦離子束（FIB）技術在芯片設計及加工過程中的應用 聚焦離子束（FIB）技術在芯片設計及加工過程中的應用
2025年3月24日............................
 5天；
30學時
D14
 SpringSof/tLaker模擬與混合信號版圖設計培訓 SpringSof/tLaker模擬與混合信號版圖設計培訓
2025年3月24日............................
 5天；
30學時
D15
 先進IC設計技術培訓班 先進IC設計技術培訓
2025年3月24日............................
 5天；
30學時
D16
 Cadence納米集成電路設計新技術培訓班 Cadence納米集成電路設計新技術培訓班
2025年3月24日............................
 5天；
30學時
D17
 集成電路設計驗證與失效分析案例 集成電路設計驗證與失效分析案例
2025年3月24日............................
 5天；
30學時
D18
 IC版圖設計中EDA工具定制應用 IC版圖設計中EDA工具定制應用
2025年3月24日............................
 5天；
30學時
D19
 IC 測試培訓班 IC 測試培訓
2025年3月24日............................
 5天；
30學時
D20
 集成電路設計與驗證（模塊）培訓班 采用IC設計理論與設計實例相結合的方法，講授IC設計與仿真、版圖設計與驗證的完整全定制集成電路設計流程，包括Cadence Spectre-RF，ADE，AMS和Virtuoso設計環境，Cadence與IC制造廠商的工藝庫配合等培訓與上機實習。講授深亞微米集成電路工藝與器件，CMOS基本單元和時序電路的設計與實例，射頻集成電路（RFIC）設計相關的基本知識，無線通信系統收發信機結構，RFIC基本功能模塊LNA、Mixer和VCO等的設計方法，RFIC設計實例。講授基于Cadence平臺的全定制IC設計流程，包括原理圖仿真、版圖設計和版圖驗證。 2025年3月24日............................ 5天；
30學時
D21
 Cadence Silicon Ensemble自動布局布線與VCS仿真 Cadence Silicon Ensemble自動布局布線與VCS仿真 2025年3月24日............................ 5天；
30學時
D22
 Synopsys Chip Synthesis設計邏輯綜合與DFT Compiler培訓 Synopsys Chip Synthesis設計邏輯綜合與DFT Compiler培訓 2025年3月24日............................ 5天；
30學時
D23
 Synopsys Prime Time靜態時序分析與ModelSim高級仿真培訓 Synopsys Prime Time靜態時序分析與ModelSim高級仿真培訓 2025年3月24日............................ 5天；
30學時
D24
 PrimeRail培訓 PrimeRail培訓 2025年3月24日............................ 5天；
30學時
D25
 “IC版圖員”培訓班 “IC版圖員”培訓 2025年3月24日............................ 5天;
30學時
D26
 集成電路前端及后端設計
 集成電路前端及后端設計 2025年3月24日............................ 5天;
30學時
D27
 芯片設計、實現與FPGA驗證 芯片設計、實現與FPGA驗證 2025年3月24日............................ 5天;
30學時
D28
 電路設計
 電路設計 2025年3月24日............................ 5天;
30學時
D29
 Cadence IC61的數�；旌想娐放嘤柊� candence IC61的數�；旌想娐放嘤柊� 2025年3月24日............................ 5天;
30學時
D30
 混合信號IC設計流程培訓 混合信號IC設計流程培訓 2025年3月24日............................ 5天;
30學時
D31
 模擬集成電路版圖設計培訓 模擬集成電路版圖設計培訓 2025年3月24日............................ 5天;
30學時
D32
 Modelsim高級調試技術培訓 Modelsim高級調試技術培訓 2025年3月24日............................ 5天;
30學時
D33
 Incisive功能驗證培訓 Incisive功能驗證培訓 2025年3月24日............................ 5天;
30學時
D34
 利用FPGA Advantage設計可編程器件 培訓 利用FPGA Advantage設計可編程器件 培訓 2025年3月24日............................ 5天;
30學時
D35
 Calibre 物理驗證 培訓 Calibre 物理驗證 培訓 2025年3月24日............................ 5天;
30學時
D36
 The advanced design flow for Nanometer analog applications The advanced design flow for Nanometer analog applications 2025年3月24日............................ 5天;
30學時
D37
 SystemVerilog Assertions培訓 SystemVerilog Assertions培訓 2025年3月24日............................ 5天;
30學時
D38
 SystemVerilog Testbench 培訓 SystemVerilog Testbench 培訓 2025年3月24日............................ 5天;
30學時
D39
 Low-Power Implementation培訓 Low-Power Implementation培訓 2025年3月24日............................ 5天;
30學時
D40
 PT－SI 培訓 PT－SI 培訓 2025年3月24日............................ 5天;
30學時
D41
 Design Compiler 1 培訓 Design Compiler 1 培訓 2025年3月24日............................ 5天;
30學時
D42
 ASIC物理驗證－Calibre培訓 ASIC物理驗證－Calibre培訓 2025年3月24日............................ 5天;
30學時
D43
 TetraMAX? 1 培訓 TetraMAX? 1 培訓 2025年3月24日............................ 5天;
30學時
D44
 IC Compiler 1 培訓 IC Compiler 1 培訓 2025年3月24日............................ 5天;
30學時
D45
 ConvergenSC 培訓 ConvergenSC 培訓 2025年3月24日............................ 5天;
30學時
D46
 Custom Designer培訓班 Custom Designer培訓班 2025年3月24日............................ 5天;
30學時
D47
 DFT Compiler培訓班 DFT Compiler培訓班 2025年3月24日............................ 5天;
30學時
D48
 FineSim Essentials培訓班 FineSim Essentials培訓班 2025年3月24日............................ 5天;
30學時
D49
 Formality培訓班
 Formality培訓班 2025年3月24日............................ 5天;
30學時
D50
 IC Compiler 2-CTS培訓班 IC Compiler 2-CTS培訓班 2025年3月24日............................ 5天;
30學時
D51
 Low Power Flow HLD (Front End)培訓班 Low Power Flow HLD (Front End)培訓班 2025年3月24日............................ 5天;
30學時
D52
 SystemVerilog Testbench培訓班 SystemVerilog Testbench培訓班 2025年3月24日............................ 5天;
30學時
D53
 SystemVerilog VMM培訓班 SystemVerilog VMM培訓班 2025年3月24日............................ 5天;
30學時
D54
 TetraMAX 2-OSM testATPG培訓班 TetraMAX 2-OSM testATPG培訓班 2025年3月24日............................ 5天;
30學時

 
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